LAB2: Hardware Description Language Work Flow
ขั้นตอนนี้จะนำความรู้เบื้องต้นจากวิชาตรรกศาสตร์มาสร้างโมดูลที่ใช้งานจริงๆ เพื่อทำความเข้าใจ Syntax ที่เรียนไป จะได้
Last updated
ขั้นตอนนี้จะนำความรู้เบื้องต้นจากวิชาตรรกศาสตร์มาสร้างโมดูลที่ใช้งานจริงๆ เพื่อทำความเข้าใจ Syntax ที่เรียนไป จะได้
Last updated
Assoc. Prof. Wiroon Sriborrirux, Founder of Advance Innovation Center (AIC) and Bangsaen Design House (BDH), Electrical Engineering Department, Faculty of Engineering, Burapha University
Syntax Reference : http://www.iitg.ac.in/hemangee/cs224_2020/verilog2.pdf
ส่วนแรกจะเป็นการสร้างฟังก์ชันการทำงานในการใช้งานจริง ซึ่งภายในจะประกอบด้วยพอร์ตที่ใช้ รวมถึงการกำหนดฟังก์ชันการทำงาน ในการทดลองนี้จะนำความรู้พื้นฐานตรรกศาสตร์ เช่น AND ,OR และ Not มาสร้าง Logic gate เพื่อให้ใช้งานจริงได้
สร้าง synthesizable verilog เพื่อที่จะเขียนโมดูลที่ใช้ในการทำงานเลือก Project manager → add source ที่อยู่ด้านขวาหลังจากขึ้นหน้า add source ให้เลือก design source
2. เลือก create file → ตั้งชื่อ lab00_par1_and_gate
3. หลังจากทำตามผู้สอน แล้วในส่วนแรกจะได้ผลลัพท์ดังนี้
หมายเหตุ คำสั่งที่ทำตามต้องส่งด้วย
