# LAB2: Hardware Description Language Work Flow

Syntax Reference : <http://www.iitg.ac.in/hemangee/cs224_2020/verilog2.pdf>

### STEP 2.1 : Synthesizable code&#x20;

&#x20;       ส่วนแรกจะเป็นการสร้างฟังก์ชันการทำงานในการใช้งานจริง ซึ่งภายในจะประกอบด้วยพอร์ตที่ใช้ รวมถึงการกำหนดฟังก์ชันการทำงาน ในการทดลองนี้จะนำความรู้พื้นฐานตรรกศาสตร์ เช่น AND ,OR และ Not มาสร้าง Logic gate เพื่อให้ใช้งานจริงได้

1. สร้าง synthesizable verilog เพื่อที่จะเขียนโมดูลที่ใช้ในการทำงานเลือก Project manager → add source ที่อยู่ด้านขวาหลังจากขึ้นหน้า add source ให้เลือก design source

![](https://paper-attachments.dropbox.com/s_D2B2D05BDFD5FE101431EC9DD3A565A58C8AEEC7D82625A85FAA79EBDB2CD993_1600930882279_Screenshot+from+2020-09-24+14-00-19.png)

2\. เลือก create file → ตั้งชื่อ lab00\_par1\_and\_gate

![](https://paper-attachments.dropbox.com/s_D2B2D05BDFD5FE101431EC9DD3A565A58C8AEEC7D82625A85FAA79EBDB2CD993_1600930954967_Screenshot+from+2020-09-24+14-02-05.png)

3\. หลังจากทำตามผู้สอน แล้วในส่วนแรกจะได้ผลลัพท์ดังนี้

![](https://paper-attachments.dropbox.com/s_D2B2D05BDFD5FE101431EC9DD3A565A58C8AEEC7D82625A85FAA79EBDB2CD993_1600932332343_Screenshot+from+2020-09-24+14-23-32.png)

**`หมายเหตุ`** คำสั่งที่ทำตามต้องส่งด้วย