Top Level Design

หัวข้อนี้จะเป็นการรวมโมดูล Logic gate ที่เขียนไปข้างต้นเป็น S-R Flip flop 1 ตัว ดังรูป

STEP 3.2 : Top Level Design

สร้างไฟล์ Add source → Design source → name : lab00_part3_RS_ff แล้วคลิกขวา set as top
ทำตามผู้สอนเพื่อเสริมความเข้าใจ จะได้ผลลัพธ์ดังภาพ

หมายเหตุ คำสั่งที่ทำตามต้องส่งด้วย

PreviousLAB3: Design HDL Project NextTop-level Simulation

Last updated 1 year ago

Assoc. Prof. Wiroon Sriborrirux, Founder of Advance Innovation Center (AIC) and Bangsaen Design House (BDH), Electrical Engineering Department, Faculty of Engineering, Burapha University