LAB3: Design HDL Project

ขั้นตอนนี้จะทำการทดลองเกี่ยวกับการทำโมดูล OR และ NOT gate เพื่อมารวมกับโมดูล AND gate ที่เขียนบน step 1 แสดงผล ในไฟล์ Simulation และการเขียนโมดูลรวมเพื่อนำไปต่อยอดในการทำโมดูลต่างๆ

STEP 3.1 : Multiple Module Simulation

1. สร้างโมดูล OR และ NOT gate โดยกด Add source → Design source → name : lab00_par2_or_gate และ lab00_part2_not_gate แล้วออกแบบตามผู้สอน

2. หลังจากนั้นทำการสร้างไฟล์ multi simulation โดย Add source → simulation source → name : tb_multi_simulation

3. หลังจากนั้นสังเกตุที่ Source → Simulation source → คลิกขวาไฟล์ที่พึ่งสร้าง → set as top

4. หลังจากทำตามผู้สอนจะได้สัญญาณ ดังรูป

หมายเหตุ คำสั่งที่ทำตามต้องส่งด้วย