> For the complete documentation index, see [llms.txt](https://docs.aic-eec.com/llms.txt). Markdown versions of documentation pages are available by appending `.md` to page URLs; this page is available as [Markdown](https://docs.aic-eec.com/fpga-design/basic-fpga/step-3-design-hdl-project.md).

# LAB3: Design HDL Project

ขั้นตอนนี้จะทำการทดลองเกี่ยวกับการทำโมดูล OR และ NOT gate เพื่อมารวมกับโมดูล AND gate ที่เขียนบน step 1 แสดงผล ในไฟล์ Simulation และการเขียนโมดูลรวมเพื่อนำไปต่อยอดในการทำโมดูลต่างๆ

### STEP 3.1 : Multiple Module Simulation

1. สร้างโมดูล OR และ NOT gate โดยกด Add source → Design source → name : lab00\_par2\_or\_gate และ lab00\_part2\_not\_gate แล้วออกแบบตามผู้สอน 

![](https://paper-attachments.dropbox.com/s_D2B2D05BDFD5FE101431EC9DD3A565A58C8AEEC7D82625A85FAA79EBDB2CD993_1600946044280_Screenshot+from+2020-09-24+18-13-52.png)

2\. หลังจากนั้นทำการสร้างไฟล์ multi simulation โดย Add source → simulation source → name : tb\_multi\_simulation

3\. หลังจากนั้นสังเกตุที่ Source → Simulation source → คลิกขวาไฟล์ที่พึ่งสร้าง → set as top

![](https://paper-attachments.dropbox.com/s_D2B2D05BDFD5FE101431EC9DD3A565A58C8AEEC7D82625A85FAA79EBDB2CD993_1600946890723_Screenshot+from+2020-09-24+18-28-00.png)

4\. หลังจากทำตามผู้สอนจะได้สัญญาณ ดังรูป

![](https://paper-attachments.dropbox.com/s_D2B2D05BDFD5FE101431EC9DD3A565A58C8AEEC7D82625A85FAA79EBDB2CD993_1600947367136_Screenshot+from+2020-09-24+18-35-58.png)

**`หมายเหตุ`** คำสั่งที่ทำตามต้องส่งด้วย